...instance"u1"instantiates undefined entity"shiftreg" vhdl 问 ...

发布网友发布时间：2024-10-23 20:35

共4个回答

热心网友时间：2024-11-06 07:40

我也遇到了和你一样的问题，我找到的原因是文件里面调用的module名称与module的实际名称不相符，只要更改下要引用的module名就可以了

热心网友时间：2024-11-06 07:40

例化注意要把两个Verilog文件放在同一个文件夹下面

热心网友时间：2024-11-06 07:33

Quartus 18.1 为例
assignments-》settings-》files中
加入项目文件夹中的*\soc_system\synthesis\soc_system.qip
和*\soc_system_timing.sdc
两个文件后编译，文件路径中不要出现中文，以免死机。

热心网友时间：2024-11-06 07:35

可能是你的部分vhd文件（包括IP核和_inst文件）没加入工程，我上次忘记加RAM_inst文件就出现了这个问题

声明：本网页内容为用户发布，旨在传播知识，不代表本网认同其观点，若有侵权等问题请及时与本网联系，我们将在第一时间删除处理。
E-MAIL:11247931@qq.com